My First Training as a Tutor

Hari ini saya merampungkan dua seri training di perusahaan yang bertajuk "Basic Training on Verification." Ya, disebutnya basic training, atau training dasar. Tapi sebenarnya nggak dasar-dasar amat kok, karena topik yang saya bawakan masih termasuk asing dan baru di kalangan engineer. Kali ini saya berperan sebagai a lecturer, pembawa materi, atau a tutor (*krip-krip).

Ini berawal dari kekhawatiran saya atas munculnya resistansi dari para engineer untuk memigrasi metode verifikasi dari metode lama ke metode baru yang saya propose. Ups, maaf, saya banyak memakai kata verifikasi karena memang itu bidang saya saat ini, hardware verification, yang intinya adalah bagaimana caranya memastikan bahwa chip yang sudah didesain itu bisa berjalan sesuai dengan apa yang seharusnya. Kebayang donk, kalau kita mendesain chip 3G (modem) lalu tidak bisa komunikasi dengan stasiun pemancar (BTS) karena ada kesalahan di desainnya. Tugas verifikasi adalah mencari dimana letak-letak kesalahan itu, membetulkannya, lalu memastikan bahwa chip sudah tidak bermasalah lagi.

Apa yang menarik di training ini? Bagi saya, sangat menarik! Karena ini adalah kali pertama saya memberikan lecture kepada orang lain as a professional, bukan an academia. Sebagai seorang yang kebetulan diamanahi memegang divisi hardware verification di perusahaan, saya banyak meluangkan waktu untuk riset dan mempelajari metodologi dan teknik yang dilakukan oleh kebanyakan perusahaan-perusahaan chip saat ini. Saya mendapati bahwa ada metodologi yang benar-benar baru dan lebih efektif untuk menemukan bug (baca: kesalahan) pada desain chip. Saya menyebutnya sebagai "Assertion-based Verification Methodology."

Pada prakteknya, saya meng-combine berbagai macam methodology dan tools yang ada. Saya juga mem-propose "Standardized Verification Workflow" dimana ada standard alur kerja verifikasi sehingga teknologi dan teknik yang pernah dipakai bisa dengan mudah di-reuse; tidak hanya limbah yang di-resuse, hehe. Nah, kesemua hal itu membentuk satu solusi komplit untuk verifikasi, a complete verification environment.

Saya begitu exciting, dan saya berharap para peserta pun ikut-ikutan exciting. Dan Alhamdulillah sepertinya peserta begitu excited juga. Goal saya adalah, meyakinkan peserta akan kelebihan metode baru dalam verifikasi, dan memberikan kemampuan dasar untuk mengimplementasikannya, mempercepat learning curve. Btw, kebetulan waktu training ada yang iseng ngambil foto, hehehe, thanks to Thoha, walau hasilnya betul-betul noisy karena cuma pakei kamera HP.

Di akhir training saya adakan survey untuk mengevaluasi hasil training ini. One thing that make me relieved is that everyone choose to use a new approach in their design and verification phase: Assertion. Ini adalah hasil surveynya.

(1) Please check bellow language that familiar to you.

Verilog                           53 % ***
VHDL                              12 %
e                                  0 %
Vera                               0 %
SystemVerilog                      6 %
C/C++                             29 %
SystemC                           12 %
PSL                                0 %

(2) Which is your primary design language?

Verilog                           82 % ***
VHDL                               9 %
C/C++                              9 %
SystemC                            0 %
SystemVerilog                      0 %

(3) Which primary verification language do you use?

Verilog                           89 % ***
VHDL                               0 %
e                                  0 %
Vera                               0 %
SystemVerilog                      0 %
C/C++                              0 %
SystemC                           11 %

(4) Which are more suitable to describe your job?

Modeling                           8 %
RTL Designer                      56 % ***
Verification                      36 %
System Architect                   0 %
Back-End                           0 %

(5) How much do you understand the material provided
within this training?

Less than 30 %                     0 %   
30-60 %                           44 % ***
60-90 %                           44 % ***
Understand all the material       12 %

(6) What do you think of the material outline?

Suitable                         100 % ***
Not suitable                       0 %

(7) Was this training helpful for you?

Yes                              100 % ***
No                                 0 %

(8) Do you understand the concept of assertion?

Yes                              100 % ***
No                                 0 %

(9) Which primary verification language do you plan
to use for your design?

Verilog                           40 %
VHDL                               0 %
e                                  0 %
Vera                               0 %
SystemVerilog                      0 %
C/C++                              0 %
SystemC                           60 % ***

(10)Do you plan to implement assertion to your next design?

Yes                               90 % ***
No                                10 %